Laporan Akhir 2 Modul 3




1. Jurnal [Kembali]







2. Alat dan Bahan [Kembali]

  1.  Panel DL 2203D
  2.  Panel DL 2203S
  3.  Panel DL 2203C
  4. Jumper 
 

 

3. Rangkaian Simulasi [Kembali]

Percobaan 2a




Percobaan 2b





4. Prinsip Kerja Rangkaian [Kembali]

Percobaan 2a    

    Pada percobaan ini kita menggunakan module D'Lorenzo pada bagian DL2203D dan DL2203S. Disini memiliki 6 input dan 4 output pada masing-masing IC nya.

    Pada IC 74LS90, B0 dihubungkan pada R0(1) dan B1 dihubungkan pada R0(2). Untuk B2 dihubungkan pada R9(1) dan B3 dihubungkan pada R9(2). Untuk indikator pengatur nilai output itu berada pada inputan B0 dan B1. Dan nilai CKA dihubungkan pada CKB lalu dialiri sinyal CLOCK. 

        Sedangkan pada IC 7493, B4 dihubungkan pada R0(1) dan B5 dihubungkan pada R0(2). Untuk pengatur nilai output terletak pada B4 dan B5. Sedangkan untuk CKA dihubungkan pada CKB lalu dipararelkan dengan CKA dan CKB IC 74LS90. Untuk output yang dihasilkan disesuaikan dengan nilai inputan yang terdapat pada modul. 


Percobaan 2b

    Pada percobaan ini hampir sama dengan percobaan 2a. Yang menjadi pembedanya adalah nilai CLOCK yaitu CKA dan CKB pada masing-masing IC. Untuk percobaan 2b output CKA pada IC 7493 dipararelkan dengan CKA 74LS90 yang nantinya akan dihubungkan pada sinyal CLOCK. Sedangkan CKB tidak dipararelkan untuk 2 IC. Melainkan nilai CKB IC 74LS90 akan dijadikan feedback untuk nilai output Q0. Begitu juga dengan IC 7493 nilai CKB nya dijadikan feedback untuk nilai output pada QA. Untuk output yang dihasilkan disesuaikan dengan nilai inputan yang terdapat pada modul. 

 Tabel Kebenaran 7493



   

5. Video Rangkaian[Kembali]
 
Percobaan 2a


Percobaan 2b




 6. Analisa [Kembali]

1. Analisislah output yang dihasilkan untuk masing-masing IC, baik itu IC 74LS90 maupun IC 7493. Apakah output yang dihasilkan sama? Kalau iya jelaskan kenapa bisa sama dan jika tidak, mengapa bisa berbeda?

Jawab: 
  • Untuk percobaan pertama nilai output dari 74LS90 dan 7493 itu sama yaitu sama-sama mati dikarenakan nilai RESET (R0) pada B0,B1,B4 dan B5 itu berlogika 1 yang membuat output tidak ada atau mati.
  • Pada percobaan kedua nilai IC 74LS90 bernilai 0 karena B0 dan B1 berlogika 1 yang membuat output menjadi 0 sedangkan pada IC 7493 bernilai 3 4 7 8 11 12 atau counter up karena perhitungannya maju atau naik.
  • Pada percobaan ketiga nilai B0=0, B1=dont care serta B4=0 dan B5=0 maka didapat nilai output IC 74LS90  bernilai 2 4 6 9 atau counter Up dikarenakan perhitungannya maju atau naik. Sedangkan output IC 7493 yaitu 3 4 7 8 11 12 15 atau counter up juga. Pada IC 74LS90 hanya bisa menghitung sampai 9 karena kode IC nya yaitu ICT-9 dan IC 7493 bisa menghitun sampai 15 karena kodenya yaitu ICT-15.
  • Percobaan 4 sama dengan percobaan 3
  • Percobaan 5, 6, 7. Dikarenakan nilai B4 dan B5 diputus otomatis nilai dari output IC 7493 yaitu 0 atau tidak menyala dan untuk output dari IC 74LS90 dikarenakan nilai B0=dont care dan B1=0 atau kebalikannya maka didapat output yaitu 0 2 5 6 8 atau counter up. 
    
2. Analisalah dan jelaskanlah mengapa pada percobaan 2a kondisi 1, menghasilkan output 0(tidak ada LED yang menyala)? Apa faktor yang mempengaruhinya dan kenapa bisa begitu?

Jawab: Output pada percobaan 2 kondisi 1 menghasilkan output 0 (tidak menyala) dikarenakan nilai RESET (R0) pada B0,B1,B4 dan B5 bernilai 1. Hal ini membuat seluruh lampu LED mati atau tidak menyala. Hal ini dikarenakan RESET sebagai pengatur output pada 2 IC ini. 


3. Pada percobaan 2a dan 2b, terdapat perbedaan pada clocknya. Pada percobaan 2a, clock A dan clock B dihubungkan kesumber clock. Sedangkan pada percobaan 2b, clock A nya dihubungkan kesumber clock, sedangkan clock B dihubungkan ke outputnya H0 dan H4. Apakah hasil yang didapatkan itu sama?Jika iya, kenapa bisa sama dan jika tidak kenapa bisa berbeda, dan dimana letak perbedaannya. 

Jawab: Untuk jenis counter yang didapat itu sama antara percobaan 2a dan 2b yaitu Counter up. Namun, untuk nilai output hanya output pada kondisi 1 pada 2 percobaan yang memiliki nilai output yang sama. Hal ini dikarenakan nilai RESET sebagai indikator pengatur output berlogika 1. Dan untuk kondisi 2 sampai 7 memiliki nilai yang berbeda. Terlihat pada percobaan 2a, nilai output yang didapat tidak beraturan atau melompat-lompat karena rangkaian ini dihubungkan pada CLOCK yang sama untuk 2 IC nya. Sedangkan pada percobaan 2b memiliki counter atau perhitungan yang lebih beraturan. Hal ini dikarenakan nilai output dari H0 dan H4 difeedbackan kembali kedalam CLOCK dan itu berlaku untuk kondisi lainnya (output yang dihasilkan difeedbackan).
        

7. Link Download [Kembali]







di Tidak ada komentar:

Laporan Akhir 1 Modul 3




1. Jurnal [Kembali]







2. Alat dan Bahan [Kembali]

  1.  Panel DL 2203D
  2.  Panel DL 2203S
  3.  Panel DL 2203C
  4. Jumper 
 

 

3. Rangkaian Simulasi [Kembali]








4. Prinsip Kerja Rangkaian [Kembali]

    Pada percobaan ini kita menggunakan module D'Lorenzo pada bagian DL2203D dan DL2203S. Pada bagian DL2203D, kita memasukkan logika dari B0, B1, B2, B3 yang kemudian dihubungkan ke T Flip Flop. CLOCK pada T Flip Flop pertama dihubungkan pada sinyal CLOCK. CLOCK pada T Flip Flop kedua didapat dari output yang dihasilkan oleh T Flip Flop 1 dan begitu juga T Flip Flop berikutnya yang didapat dari output T Flip Flop berikutnya. B0 dihubungkan pada input RESET pada T Flip Flop. Input SET dihubunkan pada VCC +5V. B0 disini kita atur sesuai dengan perintah pada modul percobaan yaitu diubah kedalam logika 1.  Dengan begitu dapat dilihat perubahan tiap komponen outputnya mulai dari H0, H1, H2, dan H3. 

    Rangkaian ini disebut juga rangkaian Counter Up Asyncronous dikarenakan nilai output yang dihasilkan selalu menghitung maju. Dan output dari flip flop pertama akan menjadi input untuk flip flop berikutnya. 

Adapun beberapa komponen yang digunakan yaitu: 

    T Flip Flop


    Dapat dilihat untuk jenis T flip flop hanya terdapat 2 kondisi yaitu kondisi toggle dan kondisi tetap. dimana ketika T berlogika 1 dan diberi trigger pada clock maka akan mengalami kondisi toggle dan ketika T berlogika 0 dan diberi trigger pada clock maka akan mengalami kondisi tetap.


5. Video Rangkaian[Kembali]
 




 6. Analisa [Kembali]

1. Analisa output yang dihasilkan pada percobaan 1 berdasarkan IC yang digunakan. Kapan H0, H1,H2 dan H3 mengeluarkan outputnya.

Jawab: 

    Rangkaian pada percobaan 1 adalah rangkaian Fall Time. Jadi, setiap output 1 0 maka akan terjadi trigger atau perubahan nilai output. Dan untuk nilai H0 itu didapat dari perubahan nilai CLOCK. Jadi, setiap nilai CLOCK 1 0 maka output H0 akan berubah. Hal ini dikarenakan rangkaian ini adalah rangkaian counter Asyncronous dimana nilai output sebelumnya akan menjadi input untuk bit selanjutnya. Dan nilai CLOCK nya ada pada bit pertama, selebihnya berdasarkan output dari sinyal sebelumnya. Untuk itu nilai input H1 didapat dari output H0. Untuk setiap perubahan nilai H0 dari 1 ke 0 maka H1 akan berubah. Untuk H2 didapat pada output H1, jadi setiap nilai H1 berubah dari 1 ke 0 maka output H2 akan berubah . Begitu juga dengan H3. 

2. Bagaimana sinyal output yan dihasilkan pada JK Flip Flop ketiga dan keempat? Kapan output itu akan bernilai satu?

Jawab:

    Untuk output dari JK Flip Flop ketiga dan keempat yaitu dengan memperhatikan pada nilai output sebelumnya yaitu JK Flip Flop kedua. Dimana ketika JK Flip Flop kedua berubah dari 1 ke 0 maka nilai JK Flip Flop ketiga juga akan berubah. Untuk output bernilai 1 pada JK Flip Flop ketiga yaitu pada bit kedelapan (output kedelapan). Dan untuk nilai JK Flip Flop keempat dipengaruhi oleh output dari JK Flip Flop sebelumnya yaitu JK Flip Flop ketiga. Dan untuk perubahan nilai terjadi pada bit ke-16 atau output ke 16. 
        

7. Link Download [Kembali]







di Tidak ada komentar:

TP2M3



  1. Kondisi [kembali]

Tugas Pendahuluan 2 Modul 3
( Percobaan 2 Kondisi 13 )

    Buatlah rangkaian seperti gambar percobaan 2 ubah besar sumber tegangan 3,3 V dengan output seven segment common katoda.

  2. Gambar Rangkaian [kembali]





  3.Video Simulasi [kembali]






  4.Prinsip Kerja [kembali] 

   Sesuai dengan kondisi pada rangkaian ini memiliki Counter Asyncronous dengan inputan berupa 8 saklar SPDT dengan output berupa seven segment. 
    Pada rangkaian ini SW 1 terhubung pada kaki input R0(1) IC 74LS90, SW 2 terhubung pada kaki input R0(2) IC 74LS90. SW 3 terhubung pada kaki input R9(1) IC 74LS90, SW 4 terhubung pada kaki input R9(2) IC 74LS90.
Pada rangkaian ini juga terdapat inputan dari rangkaian IC 7493 yaitu SW 5 terhubung pada kaki input R0(1) dan SW6 terhubung pada kaki input R0(2). Untuk nilai SW 1 hingga SW 6 memiliki nilai 0 dikarenakan terhubung pada ground.
    SW 7 terhubung pada kaki input CKB pada input IC 74LS90 yang juga difeedbackan dari output Q0 IC 74LS90. dan SW 8 terhubung pada kaki input CKB IC 7493 yang juga difeedbackan dari output QA IC 7493. CKA pada kaki input IC 7493 dihubungkan pada CKA  kaki input IC74LS90. CKA dan CKB disini berperan sebagai CLOCK atau pentrigger dalam proses toogle rangkaian ini. 
    Input dari nilai R0(1) menghasilkan nilai output Q0 serta Q0 ini difeedbackan kedalam CLK untuk sebagai pentrigger dan R0(2) menghasilkan nilai output Q1 pada IC 74LS90. Juga nilai input R9(1) dan R9(2) menghasilkan output pada IC  74LS90. Output dari IC ini dialiri kedalam input pada IC 4511 yang nantinya akan dikonversikan dalam seven segment.
    Begitu juga dengan input pada IC 7493 yaitu dengan inputan R0(1) dan R0(2) menhasilkan output QA, QB, QC, dan QD. Output pada QA akan difeedbackan kedalam CLK CKA. Serta output pada IC 7493 ini menjadi inputan untuk IC 4511 yang nantinya akan dikonversikan kedalam seven segment.

  Tabel Kebenaran 7493





 
  5.Link Download [kembali]

File Proteus  Disini


Download Video Disini


File HTML Disini


Data Sheet 4511 Disini


Data Sheet 74LS90 Disini


Data Sheet 7493 Disini


di Tidak ada komentar:

TP1M3



  1. Kondisi [kembali]

Tugas Pendahuluan 1 Modul 3
( Percobaan 1 Kondisi 2 )

    Buatlah rangkaian seperti gambar percobaan 1 dengan output menjadi 8 bit.

  2. Gambar Rangkaian [kembali]




  3.Video Simulasi [kembali]






  4.Prinsip Kerja [kembali] 

   Sesuai dengan kondisi pada rangkaian ini memiliki Counter Asyncronous dengan inputan berupa saklar SPDT dengan output berupa logic probe. Pada rangkaian ini jua memakai prinsip kerja dari T Flip Flop. 
  Pada rangkaian ini nilai R dan S bernilai 1 karena terhubung dengan VCC, dan output yang dihasilkan adalah Q = 0 dan Q' = 1. Nilai dari output ini jua bersifat toogle dan akan terus berubah nilai ketika input bernilai 0. Output Q akan dialirkan ke rangkaian T Flip Flop berikutnya dan terus seperti itu sampai ke T Flip Flop yang ke 8. 
   Jadi, pada prinsipnya Counter Asyncronous ini adalah rangkaian T Flip Flop dan output Q yang dihasilkan akan dialiri ke kaki input T Flip Flop berikutnya. Begitu seterusnya hingga ke rangkaian T Flip Flop yang ke 8. 
    Counter Asyncronous adalah T Flip Flop yang nilai output Q atau Q' disambungkan ke kaki input CLK rangkaian berikutnya dan nilai CLK hanya diberikan pada rangkaian pertama serta untuk rangkaian kedua hingga seterusnya didapat dari output yang dihasilkan pada rangkaian pertama.

Pada rangkaian ini terdapat 2 penyusun yaitu.

1. Counter Asyncronous
    Adalah counter yang masing-masing flip-flop yang digunakan akan bergulingan (berubah kondisi dari "0" ke "1") dan sebaliknya secara berurutan atau langkah demi langkah, hal ini disebabkan hanya karena flipflop yang paling ujung saja yang dikendalikan oleh sinyal clock, sedangka sinyal clock untuk flipflop lainnya diambilkan dari output masing-masing flip flop sebelumnya.

2. T Flip Flop


    Dapat dilihat untuk jenis T flip flop hanya terdapat 2 kondisi yaitu kondisi toggle dan kondisi tetap. dimana ketika T berlogika 1 dan diberi trigger pada clock maka akan mengalami kondisi toggle dan ketika T berlogika 0 dan diberi trigger pada clock maka akan mengalami kondisi tetap.


 
  5.Link Download [kembali]

File Proteus  Disini


Download Video Disini


File HTML Disini


Data Sheet J-K Flip Flop (74LS112) Disini


di Tidak ada komentar:

Counter




1. Tujuan [Kembali]

  1. Merangkai dan menguji operasi logika dari counter asyncron dan counter syncronous
  2. Merangkai dan Menguji aplikasi dari sebuah Counter
    3. 2. Alat dan Bahan [Kembali]
    Gambar 1.1 Module D'Lorenzo

    Gambar 1.2 Jumper
    1.  Panel DL 2203C 
    2.  Panel DL 2203D 
    3.  Panel DL 2203S 
    4. Jumper 
    3. Dasar Teori [Kembali]

    Counter  
        Counter  adalah  sebuah  rangkaian  sekuensial  yang  mengeluarkan  urutan statestate tertentu, yang merupakan aplikasi dari pulsa-pulsa inputnya. Pulsa input dapat berupa pulsa clock atau pulsa yang dibangkitkan oleh sumber eksternal dan muncul pada interval waktu tertentu. Counter banyak digunakan pada peralatan yang berhubungan  dengan  teknologi  digital,  biasanya  untuk menghitung  jumlah kemunculan  sebuah  o kejadian/event  atau  untuk menghitung  pembangkit  waktu. Counter yang mengeluarkan urutan biner dinamakan Biner Counter. Sebuah n-bit binary counter terdiri dari n buah flip-flop, dapat menghitung dari 0 sampai 2n - 1 . Counter secara umum diklasifikasikan atas counter asyncron dan counter syncronous.   

    a. Counter Asyncronous   
        Counter  Asyncronous  disebut  juga Ripple Through  Counter  atau Counter Serial (Serial Counter), karena output masing-masing flip-flop yang digunakan akan bergulingan (berubah kondisi dan “0” ke “1”) dan sebaliknya secara berurutan atau langkah demi langkah, hal ini disebabkan karena hanya flipflop  yang  paling  ujung  saja  yang  dikendalikan  oleh  sinyal  clock, sedangkan sinyal clock untuk flip-flop lainnya diambilkan dan masing-masing flip-flop sebelumnya.

     

    Gambar 3.3 Rangkaian Counter Asyncronous
       
     

    b. Counter Syncronous   
        Counter syncronous disebut sebagai Counter parallel, output flipflop yang digunakan bergulingan secara serempak. Hal ini disebabkan karena masing-masing flip- flop tersebut dikendalikan secara serempak oleh sinyal clock.

     

                               Gambar 3.4 Rangkaian Counter Syncronous
    di Tidak ada komentar:

    Laporan Akhir 2 Modul 2




    1. Jurnal     [Kembali]








    2. Alat dan Bahan [Kembali]

    1.  Panel DL 2203D
    2.  Panel DL 2203S
    3.  Panel DL 2203C
    4. Jumper 
     

     

    3. Rangkaian Simulasi [Kembali]








    4. Prinsip Kerja Rangkaian [Kembali]

        Pada percobaan ini kita menggunakan module D'Lorenzo pada bagian DL2203D dan DL2203S. Pada bagian DL2203D, kita memasukkan logika dari B0, B1, B2 yang kemudian dihubungkan ke rangkaian T Flip Flop. B0 dihubungkan pada input RESET pada T Flip Flop. dan B1 dihubungkan pada input SET pada T Flip Flop. Serta B2 dihubungkan pada CLOK (T). Logika B0 sampai B1 disini kita set sesuai dengan perintah pada modul percobaan, 


         B0, B1, B2dihubungkan pada T Flip Flop. 

    J-K Flip Flop
        Adalah rangkaian yang tidak memiliki kondisi terlarang dan memiliki fungsu toogle (berlawanan).

    T Flip Flop
        Merupakan pengembangan dari J-K  Flip Flop yang input JK nya dihubungkan jadi satu ke VCC dan outputnya berubah ketika T aktif dan diberi CLOK serta outputnya tidak berubah ketika T tidak aktif meski diberi CLOK.


    5. Video Rangkaian[Kembali]
     





         6. Analisa [Kembali]

    1. Apa yang terjadi jika input T diberi logika (low)?

    Jawab: Tidak terjadi perubahan signifikan terlebih untuk output dipengaruhi oleh nilai SET dan RESET serta berdasarkan percobaan yang dilakukan maka teori ini benar.
        
    2. Apa perbedaan ketika input CLOCK T Flip Flop diberi input rise time dan Fall time?

    Jawab: Untuk input B1= 1 dan B0=0 bernilai tetap atau tidak terjadi perubahan apapun ketika Fall maupun rise time. Begitu juga denan B1=0 dan B0=1 serta B0=0 dan B1=0. Semua output yang dihasilkan akan sama ketika Fall time maupun rise time. Namun untuk input B1= 1 dan B0=1 menghasilkan output yan berbeda yaitu Fall time dengan Q=1 dan Q'= 0 serta ketika Rise time dengan output toogle.

            

    7. Link Download [Kembali]







    di Tidak ada komentar:

    Laporan Akhir 1 Modul 2




    1. Jurnal     [Kembali]







    2. Alat dan Bahan [Kembali]

    1.  Panel DL 2203D
    2.  Panel DL 2203S
    3.  Panel DL 2203C
    4. Jumper 
     

     

    3. Rangkaian Simulasi [Kembali]







    4. Prinsip Kerja Rangkaian [Kembali]

        Pada percobaan ini kita menggunakan module D'Lorenzo pada bagian DL2203D dan DL2203S. Pada bagian DL2203D, kita memasukkan logika dari B0, B1, B2, B3, B4 yang kemudian dihubungkan ke J-K Flip Flop. B5 dan B6 dihubungkan ke D Flip-Flop. B0 dihubungkan pada input RESET pada J-K Flip Flop maupun D Flip Flop. dan B1 dihubungkan pada input SET pada J-K maupun D Flip Flop. Serta B3 dan B6 dihubungkan pada CLOK. Logika B0 sampai B6 disini kita set sesuai dengan perintah pada modul percobaan, 


         B0, B1,B2,B3,B4 dihubungkan pada J-K Flip Flop dan B5, B6 dihubungkan pada D Flip-Flop.

    J-K Flip Flop
        Adalah rangkaian yang tidak memiliki kondisi terlarang dan memiliki fungsu toogle (berlawanan).

    D Flip Flop
        Merupakan pengembangan dari S-R Flip Flop yang inputnya dihubungkan ke inverter (not).

    5. Video Rangkaian[Kembali]
     





         6. Analisa [Kembali]

    1. Analisa output yan terjadi pada J-K Flip Flop dan D Flip-Flop pada setiap kondisi percobaan.

    Jawab: 
        
    1). Terlihat jika B6, B5, B4 ,B3, dan B2 dont care serta B1 (SET) bernilai 1 dan B0 (RESET) bernilai 0 maka output yang didapat pada J-K Flip Flop yaitu untuk nilai Q dan Q' yaitu tidak sama atau sesuai dengan prinsip J-K Flip Flop yaitu 0 1. Dan begitu juga dengan D Flip Flop yang menghasilkan output Q = 1 dan Q' = 0.

    2). B6, B5, B4 , B3, B2 = dont care. B1 = 0 dan B0 = 1 maka output yang didapat berkebalikan dari sebelumnya (percobaan 1) yaitu 1 0 untuk J-K Flip Flop dan 0 1 untuk D Flip Flop.

    3). B6, B5, B4, B3, B2 = dont care. B2 dan B1 = 0. Maka output dari JK Flip Flop adalah 1 1 (toogle) dan D Flip Flop yaitu 1 1 juga yang merupakan kondisi terlarang.

    4). B6= kondisi sebelumnya, B5, B4 dan B2 = 0, B3 = CLOK serta B1 dan B0 = 1. Maka output yang didapat dari JK Flip Flop dan D Flip Flop adalah sama dengan percobaan 1 yaituQ=  0  dan Q'=1 untuk J-K Flip Flop serta Q= 1 dan Q'= 0 untuk D Flip Flop. 

    5). B6= kondisi sebelumnya. B5, B4, B1, B0= 1 dan B3= CLOK serta B2=0. Maka output yang didapat dari JK Flip Flop dengan Q=0, Q'=1 dan D Flip Flop dengan Q=0, Q'=1.

    6). B6, B4 = 0. B5 dont care. B3=CLOK (Rise Time). serta B2, B1, B0 = 1. Maka output yang didapat dari JK Flip Flop yaitu dengan Q=1, Q'=0. D Flip Flop memiliki output Q=0 , Q'=1.

    7). B5, B6 diputuskan.  B3= CLOK (Rise Time) serta B4, B2,B1,B0 = 1. Maka output yang didapat dari JK Flip Flop dengan Q=1 dan Q'=1 atau disebut juga kondisi Toogle. Dan untuk D Flip Flop tidak memiliki nilai karena B5 dan B6 sudah diputuskan sambungannya. 

            

    7. Link Download [Kembali]







    di Tidak ada komentar:
    Langganan: Postingan (Atom)

    Modul 4

    [KEMBALI KE MENU SEBELUMNYA] DAFTAR ISI 1. Pendahuluan 2. Tujuan 3. Alat dan Bahan 4. Dasar Teori 5. Percobaan Percob...

    • Modul 4
      [KEMBALI KE MENU SEBELUMNYA] DAFTAR ISI 1. Pendahuluan 2. Tujuan 3. Alat dan Bahan 4. Dasar Teori 5. Percobaan Percob...
    • Mousetrap Smart System
      MOUSETRAP SMART SYSTEM [KEMBALI KE MENU SEBELUMNYA] DAFTAR ISI 1. Tujuan 2. Alat dan Bahan 3. Dasar Teori 4. Prosedur Perc...